Les auteurs de RISC-V visent à fournir plusieurs conceptions de processeurs disponibles gratuitement sous licences BSD, qui autorisent les conceptions de puces RISC-V et sont donc ouvertes et gratuites.
Le site Web RISC-V contient une spécification pour les instructions en mode utilisateur et un projet de spécification pour un jeu d'instructions privilégiées à usage général pour prendre en charge les systèmes d'exploitation.
Les outils logiciels RISC-V disponibles incluent une chaîne d'outils GNU Compiler Collection (GCC) (avec GDB, le débogueur), une chaîne d'outils LLVM, le simulateur OVPsim (et la bibliothèque de modélisation de processeur rapide RISC V), le simulateur Spike et un simulateur dans). QEMU.
Il existe une prise en charge des systèmes d'exploitation pour GNU/Linux, FreeBSD et NetBSD, mais les instructions du mode superviseur ne sont pas standardisées au 10 novembre 2016, cette prise en charge n'est donc pas définitive. Les ports préliminaires de FreeBSD pour l'architecture RISC-V ont été mis à jour en février 2016 et livrés dans FreeBSD 11.0. Les ports Debian et Fedora sont stabilisés.
RISC-V a une conception modulaire, composée de pièces de base alternatives, avec des extensions optionnelles ajoutées. La fondation ISA et ses extensions sont développées dans le cadre d'un effort collectif entre l'industrie, la communauté de la recherche et les établissements d'enseignement. La base spécifie les instructions (et leur codage), le flux de contrôle, les registres (et leurs tailles), la mémoire et l'adressage, la manipulation logique (c'est-à-dire un nombre entier) et les éléments auxiliaires. Seule la base peut implémenter un ordinateur à usage général simplifié, avec un support logiciel complet, y compris un compilateur à usage général.
Les extensions standard sont spécifiées pour fonctionner avec toutes les bases standard et entre elles sans conflit.
