O PC16552DV é um receptor / transmissor assíncrono universal (UART), recursos que dois canais seriais são completamente independentes, exceto para uma interface comum de CPU e entrada de cristal. Quando a alimentação de ambos os canais são funcionalmente idênticos ao 16450. Cada canal pode operar com FIFO do transmissor e do chip (modo FIFO) para aliviar a CPU da sobrecarga excessiva de software. No modo FIFO, cada canal é capaz de armazenar em buffer 16 bytes (mais 3 bits de dados de erro por byte no RCVR FIFO) de dados no transmissor e no receptor. Toda a lógica de controle FIFO está no chip para minimizar a sobrecarga do sistema e maximizar a eficiência do sistema. A sinalização para transferências DMA é feita através de dois pinos por canal (TXRDY # e RXRDY #). A função RXRDY # é multiplexada para um pino com as funções OUT 2 # e BAUDOUT. A CPU pode selecionar essas funções através de um novo registro (Registro de Funções Alternadas). Cada canal realiza uma conversão serial-para-paralela em caracteres de dados.
UARTs independentes dual
Capaz de executar todos os programas existentes 16450 e PC16550D
Após a reinicialização, todos os registros são idênticos ao conjunto de registros 16450
Leitura e escreva em tempos de ciclo 84 nS
Interrupções de transmissão, recepção, status de linha controlada independentemente e conjunto de dados
Funções de controle MODEM (CTS, RTS, DSR, DTR, RI e DCD)
Geração e detecção de bits ímpares ou sem paridade
Detectando bits de início falso
Complete as funções de relatório de status
TRI-STATE® Unidade TTL para buses de dados e de controle
Geração e detecção de intervalo de linha
Controles de Loopback para isolamento de falhas de ligação de comunicação
Rompimento, paridade, saturação e simulação de enquadramento-erro
Controles completos do sistema de interrupção de prioridade
Você também pode redefinir para o modo 16450 sob controle de software
Aplicações: comunicação e rede, automação e controle de processos
Encapsulamento: PLCC44